介紹Ti SRC4392這顆跟SPDIF有關的IC，裡面有很多Block可以了解SPDIF的工作方式以及SPDIF Balanced / Unbalanced / Optical的連接方式
Ti SRC4392是一顆2 channel的sample rate converter (SRC) IC
Audio的介面有SPDIF TX, RX + I2S
Ti SRC4392EVB 開發版使用說明書，裡面會有SRC4392的標準建議線路
Ti SN74ALVC244 (BUFFER/DRIVER)
Ti SN74ALVC245 (BUS TRANSCEIVER)
Ti SRC4392的硬體架構可以參考Spec. Page23 的 Figure 59.
Ti SRC4392的SPDIF RX工作方式可以參考Spec. Page30 的 Figure 67.
在Figure 67.裡可以看到當SPDIF RX接收到信號後，進入AES3 Decoder做解碼，SPDIF信號同時進入Pulse Generator做時脈(Clock)的解調，然後進入PLL2做基頻(Clock)的鎖定
128fS、256fS、512fS的定義方式是以Sample-rate的倍率來當作基頻(Clock)
也就是說Sample-rate是192K的時候
如果以128倍fS當作192K的基頻(Clock)是24,576KHz = 24.576MHz
如果以256倍fS當作192K的基頻(Clock)是49,152KHz = 49.152MHz
如果以512倍fS當作192K的基頻(Clock)是............老實說，很少看到有這麼高的外部輸入的頻率或是內建的PLL在Audio的IC裡
一般48K,96K,192K系列的Sample-rate常見的基頻(Clock)是24.576MHz，而44.1K,88.2K,176.4K系列Sample-rate常見的基頻(Clock)是22.5792MHz
鎖定完的基頻(Clock)會從RXCKO輸出，而Ti SRC4392支援外部的基頻(Clock)輸入，所以你可以選擇把RXCKO輸出到RXCKI進入PLL1或是從外部的Oscillator輸入基頻(Clock)
然後PLL1跟解碼完的SPDIF轉成PCM信號進入Data Stream De-Mux，這時候Ti SRC4392已經擁有輸出SPDIF跟I2S的能力了
一般的SPDIF Receiver都會有這樣的PLL處理，所以SPDIF的Jitter不要太誇張的話是不需要擔心才對
在Ti SRC4392EVB Page16 的 Figure 7. Page 1裡可以看到AES3的Balanced跟Coaxial的Unbalanced的線路架構，在輸入阻抗的地方分別使用110 ohm跟 75 ohm的電阻到負極跟Ground
特別在XLR架構的部分有使用給數位信號用的Transformer做Isolation，這個動作的目的是僅讓Transformer寬內的數位信號通過，可以避免兩個透過線材連接的裝置因為Ground的不乾淨而互相干擾的問題，所以在使用Transformer的時候要注意頻寬的問題，因為不同規格的Transformer能通過的數位頻率不太一樣
Ti SRC4392有一個特色是Sample Rate Convert (SRC)
在Spec. Page33的Figure 72.有SRC的工作方式
Ti SRC4392同時間只能有一組Audio信號做SRC的動作
在Spec. Page23的Figure 59.有Block說明
Ti SRC4392 SRC並不會影響Audio的品質
Page12 ～21有大量的測試做驗證
Ti SRC4392 Spec. Page43～47有說明SPDIF的Balanced跟Unbalanced有使用Transformer跟沒使用Transformer的連接方式，還有AES out對應3.3V跟5V的Optical元件的電壓準位轉換(level shift)連接方式
AES out也可以使用在IC之間的SPDIF介面，記得IC間的SPDIF要使用47nF或0.1uF電容隔開，避免兩個IC之間有不同的偏壓造成接收SPDIF信號的時候因為不正確的電壓準位，造成SPDIF接收端對信號High / Low的電壓準位定義的不同而無法正確的判斷SPDIF信號，可能會導致SPDIF解碼不正確，聲音斷斷續續或是完全沒有聲音。
